ID do artigo: 000079490 Tipo de conteúdo: Documentação e informações do produto Última revisão: 13/08/2013

Como a Intel FPGA IP PLL se comporta quando a porta de areset é alternado e há um requisito para quando o areset pode ser alternado a seguir?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Na borda ascendente (afirmação) do pino de fixação do loop de travamento de fase (PLL), todos os contadores PLL são limpos e o VCO é definido como uma frequência nominal do centro.  Para garantir o funcionamento correto do PLL, existe uma máquina de estado que opera do clock de entrada para o PLL (refclk) para controlar o tempo das reinicializações internas.

A máquina de estado inicia o processo de tirar o PLL da redefinição da borda de queda do areset.  Este processo requer 1.024 ciclos de refclk para ser concluído.  Quaisquer bordas ascendentes do areset serão ignoradas durante esses ciclos de refclk de 1.024 e o PLL não será reajustado.

Resolução

Não reassente o areset dentro de 1.024 ciclos de refclk a partir da desasserização.

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