ID do artigo: 000079688 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Existem problemas com as atribuições de sinal global UniPHY IP vistas no editor de Atribuições de software Quartus II após a execução do <variation_name>_pin_assignments.tcl?</variation_name>

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Essas atribuições que são aplicadas aos sinais de reset e clock do IP baseado no UniPHY estão corretas e não são necessárias alterações pelo usuário.

    As atribuições são mostradas com Status "?". Isso se deve a um problema de exibição no editor de Atribuições e está planejado para ser corrigido em uma versão futura do software Quartus® II.

    Produtos relacionados

    Este artigo aplica-se a 12 produtos

    FPGAs Stratix® III
    FPGAs Stratix® IV
    FPGAs Stratix® V
    FPGA Arria® II GX
    FPGA Arria® II GZ
    FPGA Stratix® IV GX
    FPGA Stratix® IV GT
    FPGA Stratix® IV E
    FPGA Stratix® V GS
    FPGA Stratix® V E
    FPGA Stratix® V GT
    FPGA Stratix® V GX

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.