ID do artigo: 000079854 Tipo de conteúdo: Mensagens de erro Última revisão: 23/11/2014

Aviso: a porta "datab" na instantização da entidade de "lpm_add_sub_component" está conectada a um sinal de largura 32. A largura formal do sinal no módulo é de 16. Os bits extras serão ignorados.

Ambiente

  • Intel® Quartus® II Subscription Edition
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você verá este aviso, talvez várias vezes, ao criar modelos de simulação para um NCO II Intel® FPGA IP. Você também pode ver a seguinte mensagem de aviso:

    Aviso: aviso verilog HDL ou VHDL em nco_altera_nco_ii_140_riojqbq.v(91): objeto "select_s" atribuído um valor, mas nunca lido

    Resolução

    Esses avisos podem ser ignorados com segurança, não causarão problemas de simulação e não afetarão os modelos de síntese.

    Produtos relacionados

    Este artigo aplica-se a 18 produtos

    FPGA SoC Cyclone® V SX
    FPGA Arria® V GZ
    FPGA Arria® V SX SoC
    FPGA Cyclone® V GT
    FPGA SoC Cyclone® V ST
    FPGA Arria® V ST SoC
    FPGA Arria® V GX
    FPGA Intel® Arria® 10 GT
    FPGA Arria® V GT
    FPGA Intel® Arria® 10 GX
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA Intel® Arria® 10 SX SoC
    FPGA SoC Cyclone® V SE

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.