Introdução
Se o controlador SDRAM DDR3 com design UniPHY a 533 MHz atender aos critérios básicos listados abaixo e você tiver realizado alguma análise preliminar de um design compilado instaurou com a configuração de interface de memória desejada, você deve notificar seu FAE local e solicitar mais comunicação com a equipe de HardCopy Technical Marketing e o HardCopy Design Center (HCDC) sobre a oportunidade de projeto. O HCDC solicitará uma análise posterior do projeto e potencialmente precisará executar um local de teste e a rota do projeto no fluxo de projeto ASIC HCDC para confirmar que o encerramento do tempo é alcançável no design dado antes de qualquer aceitação do projeto para a migração do HardCopy (marco DR2) ocorrer.
Fundo
O software Quartus® II versão 10.1 do UniPHY DDR3 Megafunction foi validado pelo HardCopy Design Center por meio de uma rota de teste, embora não tenha sido feita uma fita física fora do projeto de teste.
O projeto foi feito usando o software Quartus II versão 10.1 Build 145, e foi construído usando uma interface controladora de memória única configurada para uma interface de 72 bits de largura (DQ) DDR3 de 533 MHz, tudo contido em uma borda da E/S do dispositivo, usando a interface HC4GX35FF1152 em condições operacionais comerciais (0C e 85C Junction Temperature). O encerramento do tempo foi alcançado para o caso de teste dado em todos os cantos PVT analisados, mas com muito pouca folga positiva restante (<20ps margem de configuração positiva). Como a margem é muito limitada, é bem possível que algumas implementações construídas usando um protótipo FPGA funcionem para o FPGA em testes do sistema, mas podem ter problemas se migrarem para um dispositivo HardCopy® e não forem mostradas para atender completamente a todos os requisitos de temporização na análise de tempo estático. Há diferenças físicas inerentes e diferenças de implementação entre os dispositivos FPGA e HardCopy que impedem que os resultados de sincronização sejam idênticos entre os dois dispositivos.
A configuração de projeto usou os parâmetros padrão de placa e taxa de slew fornecidos no UniPHY Megafunction, conforme mostrado no arquivo dut_timing.tcl gerado pelo Megawizard IP.
Como cada sistema projetado é único, é importante que você compare essas configurações com o ambiente do seu sistema para ver se seu design é comparável a essas configurações ou não. Alguns detalhes de implementação variarão e podem ajudar ou prejudicar os resultados da folga de sincronização. Por exemplo, a piora das taxas de slew na E/S prejudicará a margem de tempo de captura de gravação DQ/DQS, mas uma inclinação de rastreamento de placa mais apertada dentro de um grupo DQ/DQS ajudará a sincronizar a margem.
Critérios de projeto
Requisitos básicos para projetos HardCopy IV GX usando controlador DDR3 SDRAM de 533 MHz com UniPHY:
· Use apenas o DDR3 UniPHY IP lançado com o software Quartus II versão 10.1 ou mais recente. O Altmemphy IP não atingirá 533 MHz em dispositivos Hardcopy IV GX.
· Use dispositivos HardCopy IV GX apenas com pacote FF, pacotes LF ou WF não alcançarão 533 MHz; Suas FPGA de companheiro estão abertas dependendo das suas necessidades de densidade.
· A implementação de um único nível é suportada, implementações de vários níveis têm limites de desempenho reduzidos e não alcançarão 533 MHz devido ao aumento do carregamento parasitico por pino no HardCopy e FPGA dispositivos e limitações no deskew.
· As condições comerciais de operação devem ser especificadas na configuração do projeto (0C e 85C para temperatura de junção mínima/máxima). Os dispositivos Hardcopy IV GX não alcançarão o encerramento do tempo para uma interface DDR3 de 533 MHz para condições operacionais industriais.
· O wraparound de E/S não é garantido para funcionar para DDR3 a 533 MHz em dispositivos Hardcopy IV GX. Contém todos os locais de E/S da interface de memória DDR3 na mesma borda do die usando as informações bancárias do Pin Planner e E/S. Todos os pinos de endereço e comando, bem como pinos DQ/DQS/DM, bem como a entrada do clock de referência para o PLL usado na Megafunção DDR3.
· Não conduza o clock de referência para o PLL através de um caminho interno antes do pino de inclk de referência PLL. Isso inclui um clock de referência entrando em pinos de E/S de borda diferentes e roteamento por meio de um recurso de Clock Global para onde reside o local de PLL instalado por IP DDR3. Use um pino de entrada de clock principal adjacente ao local pll para fornecer o seu clock de referência ao PLL. Não em cascata de clocks de referência PLL.
· Conforme o melhor possível com as configurações padrão de tempo e atraso de rastreamento de placa encontradas no Megawizard IP DDR3 ao construir o design da interface de memória. Qualquer desvio além dos valores especificados pode impedir o encerramento de sincronização bem-sucedido da interface de memória.
· Projeto para ter controle compartilhado e sincronizar os sinais de redefinição do controlador DDR3 IP e da lógica do caminho de dados. Crie um projeto para que ele possa afirmar assíncronamente o reset em todas as áreas, mas remova de forma síncrona a redefinição dentro dos domínios de clock locais para garantir a recuperação e remoção adequadas do reset.
· Use ferramentas de simulação para extrair dados de taxa de slew de pior caso em interfaces de E/S de memória e fornecer essas informações no Megawizard DDR3 IP para melhorar a precisão de sincronização e a margem de sincronização. Se as ferramentas de simulação não estiverem disponíveis, use o Planejador de modelo de placa de E/S Avançado (AIOT) encontrado no Pin Planner de software Quartus II para modelar o ambiente de rastreamento da placa e após a compilação do projeto, extraia os piores dados de taxa de sleww reportados do relatório TimeQuest STA da seção "Métricas de integridade de sinal" da seção <revision arquivo >.sta.rpt. Use essas informações de taxa de slew no lugar de dados derivados de simulação no Megawizard DDR3 IP, em seguida, remova a modelagem da placa AIOT do seu design para os pinos de interface de E/S DDR para que a placa parasitica não seja duplamente contada na análise, pois as restrições de sincronização megawizard DDR3 IP e a análise de calibração serão responsáveis pelos efeitos da placa se os parâmetros estiverem inseridos corretamente no Megawizard.
· Crie controle acessível ao usuário em seu projeto para portas de interface de depuração e portas de reconfiguração DLL/PLL disponíveis no Megawizard DDR3 IP quando a caixa de seleção "compatibilidade do HardCopy" estiver habilitada na configuração do Megawizard.