ID do artigo: 000080182 Tipo de conteúdo: Mensagens de erro Última revisão: 09/12/2014

Aviso (332009): os tempos de lançamento e trava para a relação entre o clock de origem: e o clock de destino: estão fora do intervalo de tempo legal. A diferença de relacionamento está correta, no entanto, o horário de lançamento está defin...

Ambiente

  • Software de projeto Intel® Quartus® Prime
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao compilar um controlador DDR3 SDRAM baseado em UniPHY, você pode obter o aviso acima entre pll_ref_clk e pll_afi_clk/pll_write_clk.

    Este aviso deve-se a uma relação não integral entre a frequência do clock de referência pll e a frequência operacional, o que força os tempos de borda de lançamento e trava além da faixa permitida de valores de tempo.

    Resolução

    O aviso pode ser ignorado com segurança. Se quiser evitar o aviso, você pode experimentar uma dessas duas soluções alternativas.

    Solução alternativa 1: adicione uma restrição de "set_false_path" entre pll_ref_clk e pll_afi_clk/pll_write_clk porque não há um caminho de temporização entre o pll_ref_clk e os clocks de saída PLL.

    Solução alternativa 2: altere a frequência do clock de referência PLL para obter uma proporção inteira entre a frequência do clock de referência PLL e a frequência operacional.

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