É essencial aplicar restrições de sincronização ao seu cruzamento de domínio de clock multibit, se este barramento tiver uma restrição de set_false_path, então a distorção no barramento pode ser de mais de 1 período de clock que pode causar erros funcionais.
O primeiro requisito é que você não tenha uma restrição de set_false_path entre os domínios de dois clocks, se você não quiser que os caminhos entre eles seja analisados para configuração e espera, então você pode usar set_clock_groups que tem uma precedência menor.
Em seguida, restrição dos caminhos com set_net_delay para torná-los o mais curto possível e com set_max_skew. Set_max_skew não restringe o ajuste, mas você pode analisar essa restrição no Analisador de Tempor.
As restrições para um domínio de clock cruzando entre data_a no domínio do clock clk_a e data_b no domínio do clock clk_b podem parecer assim.
create_clock -name clk_a -period 4.000 [get_ports {clk_a}]
create_clock -name clk_b -period 4.500 [get_ports {clk_b}]
set_clock_groups -assíncrono -group [get_clocks {clk_a}] -group [get_clocks {clk_b}]
set_net_delay -de [get_registers {data_a[*]}] -a [get_registers {data_b[*]}] -max -get_value_from_clock_period dst_clock_period -value_multiplier 0,8
set_max_skew -de [get_keepers {data_a[*]}] -a [get_keepers {data_b[*]}] -get_skew_value_from_clock_period min_clock_period -skew_value_multiplier 0.8
Os requisitos reais de distorção dependerão do seu design e de como você lidou com o cruzamento do domínio do clock.
Por fim, verifique o tempo do cruzamento do domínio do clock executando o Resumo de distorção máxima do relatório e reporte o resumo do atraso líquido no analisador de tempo.