ID do artigo: 000080460 Tipo de conteúdo: Solução de problemas Última revisão: 13/05/2019

Por que há violações mínimas de sincronização de largura de pulso no Dispositivo de injeção de falhas IP para Cyclone® V com o software Quartus® II versão 15.0 Atualização 2 ?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Injeção de falhas Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Quartus® II versão 15.0 atualização 2, quando o recurso Single Event Upset(SEU) é implementado no dispositivo Cyclone® V com a seguinte restrição de clock, você pode encontrar violações de sincronização de largura de pulso mínima para alguns sinais no Ip de injeção de falhas.

    create_clock -name intosc -period 10.000 [get_nets {*fault_injection_0|alt_fault_injection_component|alt_fi_inst|intosc}]

    Resolução

    O problema é corrigido começando com o software Intel® Quartus® Prime Standard Edition versão 16.0r.

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    Este artigo aplica-se a 1 produtos

    FPGAs Cyclone® V e FPGAs SoC

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