ID do artigo: 000080511 Tipo de conteúdo: Solução de problemas Última revisão: 04/02/2020

Por que a porta "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q" gerada no arquivo Hard IP Intel® Arria® 10/Cyclone® 10 para PCI Express* Verilog é diferente do nome da porta na netlist EDA?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Hard IP para PCI Express* Intel® Arria® 10 Cyclone® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 19.4 e anterior, você pode ver uma incompatibilidade de caso entre o arquivo HDL Verilog gerado para Intel® Arria® 10/Cyclone® 10 Hard IP para PCI Express* e a netlist EDA.

    Arquivo HDL Verilog: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q

    /quartus/eda/sim_lib/twentynm_hip_atoms.v: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q

    Resolução

    Para resolver este problema, edite o nome da porta para "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"

    Este problema é corrigido a partir do Intel® Quartus® Prime Pro Edition versão 20.1.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs Intel® Cyclone® 10
    FPGAs Intel® Arria® 10 e FPGAs SoC

    Isenção de responsabilidade

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