ID do artigo: 000080673 Tipo de conteúdo: Solução de problemas Última revisão: 10/09/2019

Por que programar o bit csr_cgs_bypass_sysref de registro para '0' quando o jesd204B Intel® FPGA IP estiver na fase ILAS traz o IP de volta ao estado do CGS?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema conhecido no software Intel® Quartus® Prime Standard e Pro Edition, programar o bit de registro csr_cgs_bypass_sysref para '0' quando o JESD204B Intel FPGA IP estiver na fase ILAS trará o IP de volta ao estado CGS. Isso afeta Intel Agilex®, Intel Stratix® 10, Intel Arria® 10 e Intel Cyclone® 10 GX.

    Resolução

    Para resolver este problema, evite programar o bit csr_cgs_bypass_sysref de registro quando a Intel FPGA IP JESD204B estiver na fase ILAS. Não há nenhuma correção planejada para isso.

    Produtos relacionados

    Este artigo aplica-se a 4 produtos

    FPGA Intel® Cyclone® 10 GX
    FPGAs e FPGAs SoC Intel® Agilex™
    FPGAs Intel® Arria® 10 e FPGAs SoC
    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

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