O conteúdo do endereço CSR 0×05 e 0×06 não pode ser acessado

Projetos que usam o controlador de alto desempenho II (HPC II) arquitetura com o Registro de configuração e status habilitados Opção de interface ativada, não é possível acessar o endereço CSR 0×05 e 0×06.

Este problema afeta todos os projetos que utilizam o alto desempenho arquitetura do controlador II com a configuração de habilitar e Opção de interface de registro de status ativada.

Seu design não simula e não funciona em hardware.

Para acessar o conteúdo do endereço CSR 0×005 e 0×006, execute as seguintes etapas:

1. Abra < nome de >_controller_phy.v .
2. Pesquise as seguintes portas de depuração sob o nome < de >_phy instação.

dbg_clk (Clock)

dbg_addr (Endereço)

dbg_cs (Chip selecionado)

dbg_waitrequest (Solicitação de espera)

dbg_wr (Solicitação de gravação)

dbg_wr_data (Dados de gravação)

dbg_rd (Leia a solicitação)

dbg_dr_data (Dados de leitura)

3. Exporte essas portas para < nome de >_example.v .
4. Use o protocolo Avalon-MM para acessar o endereço CSR 0×005 e 0 ×006 nas portas de depuração.

Este problema não será corrigido.