Por que não consigo colocar Intel® Stratix® 10 FPGA partições adjacentes ao Banco de E/S de interfaces EMIF/PHY Lite/LVDS, exportar e reutiltá-las em outro projeto?

Devido a um problema na Intel® Quartus® software Prime Pro Edition versão 18.0 ou anterior, quando uma partição é colocada na região do clock da linha adjacente às interfaces EMIF/PHY Lite/LVDS em um projeto (ou em um projeto de desenvolvedor) e é reutilada usando o QDB_FILE_PARTITION atribuição em outro projeto (ou no projeto de consumidor), você verá o seguinte erro interno:

Erro interno: subsistema: LAB, arquivo: /quartus/legality/lab/lab_nd_config_creator_module.cpp, linha: 1006

• A caixa verde na Figura define um setor de clock. 1
• Uma região de clock de linha é uma linha de meia clock de largura setorial e uma linha LAB alta, representada pela caixa vermelha pontilhada na Figura. 1
  • No projeto do consumidor, se a partição reutilizar tiver um posicionamento nesta região, você pode ver o erro interno acima.

Para contornar esse problema, use regiões de bloqueio lógico no projeto do desenvolvedor para evitar a colocação da partição na região do clock da linha adjacente às interfaces EMIF/PHY Lite/LVDS.

• No projeto do desenvolvedor, utilize restrições da região de bloqueio lógico para restringir a colocação da partição a ser exportada para o setor de meio clock longe das interfaces EMIF/PHY Lite/LVDS ou do banco de E/S (com restrição fora da região amarela destacada). Compile e exporte a partição na etapa final.
• No projeto do consumidor, a partição exportada, quando reutilada, manterá o posicionamento definido no projeto do desenvolvedor.

Esse problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.