Descrição
A UART JTAG pode tornar-se instável se o pino DEV_CLRn na entrada FPGA tiver sido atribuído (no software Quartus® II) para gerar uma reinicialização em todo o dispositivo, e o FPGA for redefinido enquanto o UART JTAG estiver ativo.
Para solucionar este problema, não use a função DEV_CLRn em designs com o JTAG UART. Desligue a configuração Habilitar o dispositivo wide reset (DEV_CLRn) no software Quartus II.