ID do artigo: 000081471 Tipo de conteúdo: Mensagens de erro Última revisão: 04/03/2013

Erro interno: subsistema: TIS_RC, Arquivo: /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp, Linha: 584

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Quartus® II versão 12.0 e posterior, você pode ver este erro durante o Ajuste, se o seu projeto atingir um design Stratix® V FPGA contendo um Intel® FPGA IP PLL com um clock de saída que não está conectado.

    Resolução

    Para resolver este problema, conecte o clock de saída de loop de fase bloqueado (PLL) à sua lógica desejada ou remova-o da instação do pll Intel® FPGA IP.

    Este problema é corrigido a partir do software Quartus® II versão 12.1.1.

    Produtos relacionados

    Este artigo aplica-se a 4 produtos

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V E

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.