ID do artigo: 000081704 Tipo de conteúdo: Documentação e informações do produto Última revisão: 04/03/2015

Como desabilito as saídas de clock PLL que estão sendo aplicadas aos registros no meu projeto quando o PLL ainda não está bloqueado?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Para desabilitar o clock de saída PLL de conduzir os registros em seu projeto quando o PLL não estiver bloqueado, conecte a entrada do bloco Controle de Clock (ALTCLKCTRL) à saída(s) do clock PLL, conforme mostrado na Figura 1. A saída do bloco ALTCLKCTRL deve ser conectada aos seus registros.

Use o sinal bloqueado do PLL para habilitar a saída do bloco ALTCLKCTRL. O clock de saída do bloco ALTCLKCTRL é habilitado apenas quando o PLL está bloqueado.

Figure 1

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