ID do artigo: 000081957 Tipo de conteúdo: Solução de problemas Última revisão: 15/03/2019

Por que os sinais rx_digitalreset e tx_digitalreset de 1G/2,5G/5G/10G ethernet Intel® FPGA IP core não podem se conectar ao controlador de reinicialização do Transceptor PHY Intel® FPGA IP no Designer de plataforma?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet multitaxa PHY 1G 2.5G 5G 10G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema com o software Intel® Quartus® Prime, o 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP tem tipo incorreto de interface para os sinais rx_digitalreset e tx_digitalreset , portanto, você não pode conectar esses dois sinais ao controlador de reset do transceptor PHY Intel FPGA IP no Designer de plataforma. O tipo correto de interface para os sinais rx_digitalreset e tx_digitalreset é o conduíte NÃO reinicializado.

    Resolução

    Exporte os sinais rx_digitalreset e tx_digitalreset do Plat from Designer e conecte-se manualmente no nível de transferência de registro (RTL). Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 18.1.

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