ID do artigo: 000082051 Tipo de conteúdo: Solução de problemas Última revisão: 27/08/2013

Por que o CvP não funciona corretamente ao usar Avalon-MM PCIe Hard IP?

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição Devido a um problema conhecido nas versões v12.0SP2 e anterior do software Quartus® II, a configuração via protocolo (CvP) não funcionará corretamente se o modo Avalon® MM estiver sendo usado.
    Resolução

    Para resolver este problema na versão de software v12.0SP2, modifique o arquivo RTL de nível superior Qsys gerado automaticamente para garantir que os seguintes parâmetros estejam definidos:

    .bypass_clk_switch_hwtcl ("falsa"),
    .cseb_cpl_status_during_cvp_hwtcl ("completer_abort"),
    .core_clk_sel_hwtcl ("core_clk_250"),
    .rx_ei_l0s_hwtcl (0),
    .enable_l0s_aspm_hwtcl ("falsa"),

    Este problema é corrigido na versão 12.1sp1 do software Quartus II.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGA Stratix® V GX
    FPGA Stratix® V GS
    FPGA Stratix® V GT

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.