Descrição
Os acessos de leitura/gravação do CSR ao Tile H Hard IP para Ethernet Stratix® 10 FPGA Núcleo IP exigem mais de 100 ciclos de clock (reconfig_clk) Avalon® MM, conforme mostrado em simulação.
Este é o comportamento esperado devido à interface CSR de 8 bits no Hard IP Ethernet Tile H Stratix 10 FPGA Core. Cada usuário Avalon®-MM de leitura/gravação da interface de 32 bits resulta em lógica de conversão de largura de dados de barramento de 32 bits para 8 bits, que causa a latência de acesso extra.
Nota: a interface CSR de Ethernet de baixa latência de 100 G Stratix® 10 FPGA núcleo IP (soft IP) não tem essa latência extra.
Resolução
Não se aplica