ID do artigo: 000082090 Tipo de conteúdo: Solução de problemas Última revisão: 11/10/2018

Por que os acessos de leitura/gravação de CSR ao Hard IP H-Tile para Ethernet Intel® Stratix® 10 núcleos de IP FPGA levam mais de 100 ciclos de clock Avalon® MM (reconfig_clk)?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Os acessos de leitura/gravação de CSR ao Hard IP H-Tile para Ethernet Intel® Stratix® núcleo IP de 10 FPGA levam mais de 100 ciclos de clock Avalon® MM (reconfig_clk) conforme mostrado na simulação.

    Este é o comportamento esperado devido à interface CSR de 8 bits na Ethernet Hard IP de bloco H Intel Stratix 10 FPGA Core. Cada usuário Avalon®-MM de 32 bits de interface de leitura/gravação resulta em lógica de conversão de largura de dados de barramento de 32 bits a 8 bits, o que causa a latência de acesso extra.


    Nota: a interface de CSR Ethernet de baixa latência 100G Intel® Stratix® 10 FPGA IP (IP suave) não tem essa latência extra.

    Resolução

    Não aplicável

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

    1

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