ID do artigo: 000082823 Tipo de conteúdo: Solução de problemas Última revisão: 25/04/2018

Por que o Intel® Hard IP para PCI Express* nas configurações da Gen3 faz a transição periódica do estado L0 LTSSM para o estado de recuperação e depois volta novamente?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Hard IP para PCI Express* Intel® Arria® 10 Cyclone® 10
  • Hard IP para PCI Express* Arria® V GZ Intel® FPGA IP
  • Hard IP para PCI Express* Avalon-MM Stratix® V Intel® FPGA IP
  • Hard IP para PCI Express* Stratix® V Intel® FPGA IP
  • Hard IP para PCI Express* com SR-IOV Stratix® V Intel® FPGA IP
  • DMA para PCI Express* Avalon-MM série V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    A instância Hard® IP Intel Gen3 para PCI* Express pode fazer a transição de L0 para Recuperação e voltar novamente se o Subcamada de codificação física (PCS) receber dados idênticos a um padrão SKP ou SKP END.  O sincronizador de blocos PCS interpretará estes dados incorretamente como conjuntos ordenados de SKP válidos e alinhará de novo os dados. Isso resulta na corrupção do limite do bloco de dados.  Isso não causará perda de dados porque os dados afetados serão re-transmitidos após o LTSSM retornar ao estado L0.

    A assinatura deste evento na interface PIPE é a seguinte:
    ·         Os rxdatas PIPE da pista afetada coincidem com o padrão de dados SKP (AAAAAAAAAA, AAAAAAAAA) ou padrão SKP END (AAAAAAAAAA, XXXXXXE1).
    ·         O sinal rxvalid PIPE da pista afetada é desafirmado até que o evento de recuperação do LTSSM termine.
    ·         O sinal pipe rxstatus da pista afetada relata 3'b100 (erro de decodificador ou erro de disparidade).

    É raro que os dados embaralhados correspondam exatamente a um padrão SKP ou padrão SKP END.   Alguns sistemas podem ver isso ocorrer uma vez a cada poucas horas. Este problema tem efeito negligível na largura de banda do link.

    Resolução

    Não há solução alternativa programada ou correção para este problema. Nenhuma ação é necessária.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGA Arria® V GZ
    FPGAs Intel® Arria® 10 e FPGAs SoC
    FPGAs Stratix® V

    Isenção de responsabilidade

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