ID do artigo: 000082952 Tipo de conteúdo: Solução de problemas Última revisão: 05/12/2018

Por que o MAC Ethernet 10G Intel® FPGA IP saída da interface XGMII dos últimos bytes de dados com estado desconhecido na simulação?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • MAC Ethernet de 10G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode encontrar problemas acima se o sinal csr_reset ethernet 10G MAC Intel® FPGA IP não alternou uma vez após o início da simulação.

    Resolução

    Para resolver este problema, o sinal csr_reset deve ser alternado uma vez no início da simulação.

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