Possíveis problemas de sincronização com DDR3 de taxa trimestral em Arria V

Este problema afeta os produtos DDR3.

Devido a modelos de sincronização não finais, o endereço e o comando versus Relação de clock de CK e relação de clock DQS versus CK pode falhar verificações de modelo de sincronização para projetos DDR3 de taxa trimestral Arria V. O design resultante pode provar não ser robusto em hardware.

A solução alternativa para projetos que se mostram não robustos em hardware, é adicionar as seguintes restrições de sincronização ao SDC Arquivo:

set_clock_uncertainty -from [get_clocks ] -to [get_clocks ] -add -setup 0.400 set_clock_uncertainty -from [get_clocks ] -to [get_clocks ] -add -hold -0.400

As restrições adicionais de sincronização tornarão os projetos mais robustos em uma ampla variedade de sementes de ajuste; no entanto, a análise do tempo será ainda relatar endereço e comando versus clock CK e DQS versus Falhas no relacionamento com o clock de CK. As restrições de sincronização adicionais não será eficaz em todas as sementes mais adequadas.

Este problema será corrigido em uma versão futura.