Por que o Intel® Arria® 10 PCIe* Hard IP falha ao definir o bit de bloqueio de padrão ao receber um padrão de conformidade modificado durante o estado de Conformidade de pesquisa LTSSM=Polling?

De acordo com a especificação PCIe*, quando um PCIe* RootPort ou EndPoint estiver no estado de conformidade de votação do LTSSM, ele deve definir o bit de bloqueio de padrão nos dados transmitidos quando receber o padrão de conformidade modificado e os bloqueios para o padrão.

Devido a um bug no Intel® Arria® 10 PCIe* Hard IP, ele nunca bloqueará o padrão de conformidade modificado.  O Intel® Arria® 10 PCIe* Hard IP requer que o padrão de dados 4a_bc_b5_bc {K28.5, D10.2, K28.5, D21.5 } seja uma das seguintes sequências:

1. bc_4a_b5_bc {K28.5, D10.2, D21.5, K28.5 }

2. bc_bc_4a_b5 {K28.5, K28.5, D10.2, D21.5 }

3. b5_bc_bc_4a {D21.5, K28.5, K28.5, D10.2 }

4. 4a_b5_bc_bc {D10.2, D21.5, K28.5, K28.5 }

Não existe solução alternativa para este problema. O aplicativo do usuário deve estar ciente da limitação e cuidar desses cenários.

Este problema não será corrigido em uma versão futura do software Intel® Quartus® Prime.