ID do artigo: 000083319 Tipo de conteúdo: Solução de problemas Última revisão: 09/02/2018

IPs avançados de detecção e injeção de falhas do SEU

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Detecção de SEU avançada Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema com o software Intel® Quartus® Prime, você pode ver avisos do analisador de sincronização em relação a clocks sem restrições.

    As restrições de sincronização são necessárias para operar corretamente os SEUS IPs (os IPs avançados de detecção e injeção de falhas do SEU). O usuário deve fornecer essas restrições em um arquivo Synopsys* Design Constraint (.sdc).

     

     

    Resolução

    Para resolver este problema, adicione essas restrições adicionando-as diretamente em um arquivo de restrições de SDC existente ou colocando-as em um arquivo separado (por exemplo, "seu_constraints.sdc")

     

    Restrições de nº para SEU IP

    create_clock -name intosc -period 10.000 [get_nets {*|alt_fault_injection_component|alt_fi_inst|intosc}]

    create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_nets {*|alt_fi_inst|intosc}] [get_keepers {*altera_emr_unloader:emr_unloader_component|current_state. STATE_CLOCKHIGH}]

    create_generated_clock -name asd_current_state_MISS -source [get_nets {*|alt_fi_inst|intosc}] [get_keepers {*|asd_cache:asd_cache_inst|current_state. STATE_MISS}]

    create_generated_clock -name asd_cpuread_oneshot -source [get_nets {*|alt_fi_inst|intosc}] [get_keepers {*|asd_cache:asd_cache_inst|asd_ext_oneshot:cpuread_oneshot|last}]

     

    set_clock_groups -exclusive -group [get_clocks {emr_unloader_STATE_CLOCKHIGH}]

    set_clock_groups -exclusive -group [get_clocks {asd_current_state_MISS}]

    set_clock_groups -exclusive -group [get_clocks {asd_cpuread_oneshot}]

     

     

    Produtos relacionados

    Este artigo aplica-se a 4 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC
    FPGAs Intel® Cyclone® 10
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    FPGAs Stratix® V

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