Descrição
Sim, desde o lançamento do software Quartus® II versão 9.0, os modelos de sincronização das cadeias de atraso de saída DDIO foram atualizados para dispositivos Stratix® III. Essas cadeias de atraso foram modeladas incorretamente nas versões 9.0 e anteriores do software Quartus II. As cadeias de atraso de saída DDIO são identificadas como "T4 (DDIO_MUX)" na seção resumo de cadeias delay da compilação de software Quartus II report, e não são programáveis pelo usuário. Os modelos de sincronização do software Quartus II versão 9.0 SP1 foram atualizados para resolver este problema. Esta atualização elimina a possibilidade de falhas funcionais de hardware em seus projetos implementando saídas de taxa de dados duplas.
Este problema afeta todos os projetos Stratix III que implementam saídas de taxa de dados duplas usando as megafunções ALTDDIO_OUT, ALTDQ_DQS e ALTMEMPHY. Se o seu projeto implementar qualquer uma dessas megafunções, siga estas etapas para reanalizar as margens de sincronização com o software Quartus II versão 9.0 SP1:
Além disso, se o seu projeto implementar interfaces DIMM DDR3 ou interfaces de componente DDR3 com nivelamento (topologia de cadeia de margaridas para sinais de endereço/comando) consulte a solução relacionada abaixo para obter detalhes sobre as alterações do modelo de sincronização para a cadeia de atraso de nivelamento de gravação.