Descrição
Você pode ver violações de tempo de espera no caminho do núcleo no relatório do relatório de sincronização DDR do controlador SDRAM DDR3 com UniPHY apenas na revisão do HardCopy®. Essa violação pode ocorrer quando a
pll_afi_clk (saída do c0 clock do PLL) não for colocada em uma rede global de clocks. Os clocks globais e os clocks regionais têm distorção maior na família de dispositivos HardCopy IV em comparação Stratix® família de dispositivos IV.
Resolução
Para evitar as violações de sincronização de espera, coloque
pll_afi_clk a rede de clock global.