ID do artigo: 000084233 Tipo de conteúdo: Solução de problemas Última revisão: 26/01/2016

Por que as Interfaces de memória externa Intel® Arria® 10 FPGA IP permanecem em reinicialização durante a segunda simulação de RTL executado ao usar o PHY abstrato?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Redefinir
  • Simulação
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Na guia Diagnostics do editor de parâmetros de memória externa Intel® Arria® 10 FPGA IP, a opção PHY abstrata pode ser selecionada para acelerar a simulação de RTL das Interfaces de memória externa Intel® Arria® 10 FPGA IP.

    Durante a primeira execução da simulação, o arquivo altera_emif_nios_force_abphy.sv é atualizado com forças de sinal para implementar a calibração do PHY.

    Resolução

    Quando a primeira simulação for concluída, você deve recompilá-lo antes de executar a simulação.

    Se você não recompilar o arquivo antes de executar a simulação, o PHY parecerá permanecer na reinicialização mesmo que o sinal de entrada global_reset_n tenha sido desafirmou.

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    Este artigo aplica-se a 3 produtos

    FPGA Intel® Arria® 10 GT
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