Descrição
Para instautar um módulo VHDL dentro de um design Verilog, certifique-se de que os dois arquivos estejam no mesmo diretório e que eles foram adicionados ao projeto para compilação. Em seguida, simplesmente insifique o design VHDL de nível inferior pelo nome no arquivo Verilog.
O seguinte é um exemplo de um arquivo Verilog de alto nível chamado top_ver.v que instaniza um arquivo VHDL de nível inferior chamado bottom_vhdl.vhd:
-------------------------------------------------------------------------------------------
module top_ver (p, q, out);
input q, p;
output out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule
VHDL file (bottom_vhdl.vhd)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
c : OUT std_logic);
END bottom_vhdl;
ARCHITECTURE a OF bottom_vhdl IS
BEGIN
Process (a, b)
BEGIN
c
Observe que isso é suportado por síntese direta no software Quartus II. Isso pode ou não ser suportado em outras ferramentas EDA. Consulte o fornecedor da ferramenta para obter detalhes.