ID do artigo: 000084375 Tipo de conteúdo: Solução de problemas Última revisão: 14/12/2015

Por que vejo uma diferença de atraso de um ciclo de clock entre rtl e simulação do nível do portão?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Devido a um problema na embalagem do registro do DSP do software Quartus® Prime para dispositivos série V, você pode ver uma diferença de atraso no ciclo do clock em um registro em simulação funcional de nível de porta em comparação com a simulação funcional da RTL.
Resolução

Para resolver este problema, altere a opção de ajuste "Auto Packed Registers" de "Auto" (padrão) para "Desligado" ou faça o download de um patch para o software Quartus II versão 15.0.2

 

Este problema foi corrigido a partir da versão 15.1 da atualização 1 do software Quartus Prime.

 

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