O controlador DMA disponível no SOPC Builder irá parar se os componentes de origem ou de destino afirmarem o pedido de espera, fazendo com que o FIFO no controlador DMA atinja um status vazio ou completo. Há também um problema conhecido quando o DMA executa leituras de componentes de baixa latência, como SSRAM ou memória on-chip. A latência interna do controlador DMA às vezes é maior do que a latência de leitura do componente conectado ao mestre de leitura do DMA, fazendo com que a transferência seja degradada.
Este problema ocorre quando o componente conectado ao mestre de leitura DMA tem uma latência de ciclos de 0 a 3 clocks. Para melhorar a taxa de transferência, aumente a latência de leitura do componente conectado ao mestre de leitura do DMA. Se o componente não tiver uma configuração de latência de leitura, você poderá aumentar a latência inserindo pontes de pipeline entre o mestre de leitura do DMA e o componente. As pontes de pipeline podem ser encadeadas para adicionar mais de um ciclo de clock de latência de leitura a um componente.
Ao adicionar a(s) ponte(s) do pipeline(s) é recomendável definir o endereço escravo da ponte como 0x0. Isso impedirá que o espaço de endereço do seu sistema seja mudado. Para aumentar a latência de leitura de um componente conectado à ponte de três estados, você pode habilitar o registro adicional nas configurações da ponte de três estados, o que aumenta a latência de leitura em um ciclo de clock.