Se os caracteres de controle não estiverem disponíveis no fluxo de dados do transmissor, a seguinte opção estará disponível ao configurar um receptor LVDS em dispositivos Cyclone® III.
Se o clock de referência for a taxa de dados/fator de deserialização (uma borda crescente por palavra serial), o limite da palavra é determinístico. Por exemplo, se o seu sistema contiver dados serdes de 800 Mbps x8 e o clock recebido for de 100 MHz, para cada borda ascendente do clock de referência, você receberá uma palavra serial de 8 bits. Usando a simulação de sincronização, você pode determinar a posição de bits padrão na palavra que esta interface terá na inicialização ou após o areset é aplicada ao PLL.
Se o clock de referência não estiver estável quando o dispositivo é configurado, as mudanças de fase pll podem ser aleatórias, o que pode levar a alinhamento de palavras aleatório. Redefinir o PLL para voltar a uma posição determinística. A melhor orientação para dados de execução gratuita é usar um clock que lhe dê o relacionamento determinístico com o alinhamento de palavras.Usando simulação de sincronização ou medições de laboratório, você pode determinar quantos pulsos de deslizamento de bits são necessários para aplicar ao circuito de alinhamento de dados para alinhar corretamente as palavras. Em seguida, construa uma máquina de estado simples para implementar esses pulsos de deslizamento de bits após o bloqueio PLL ser afirmado e estável, quer seja após a reinicialização assíncrona ou quando o dispositivo entra no modo do usuário.