Clock de meia-taxa não conectado quando o compartilhamento de clock está ativado

Se você gerar um controlador de memória com o alto desempenho Opções de compartilhamento de clock do controlador II e múltiplos controladores habilitado no SOPC Builder, o clock de meia-taxa não está conectado.

Este problema afeta todos os projetos que utilizam o alto desempenho arquitetura do controlador II com o clock de múltiplos controladores Opção de compartilhamento habilitada no SOPC Builder.

A ponte interna de meia-taxa para o controlador PLL compartilhado não funciona.

Para conectar o clock de meia-taxa, execute as seguintes etapas:

1. Edite o controlador PLL de compartilhamento de nível superior arquivo para incluir a porta de entrada de clock de meia-taxa, como no seguinte Exemplo:

Verilog HDL

module < de variáveis> (sys_clk_in, sys_half_clk_in,soft_reset_n,input sys_clk_in; Entrada sys_half_clk_in, não é?input soft_reset_n;.sys_clk_in(sys_clk_in), .sys_half_clk_in(sys_half_clk_in),.soft_reset_n(soft_reset_n),

VHDL

ENTITY < de name_master> ISPORT (sys_clk_in : IN STD_LOGIC; sys_half_clk_in : EM STD_LOGIC; soft_reset_n : IN STD_LOGIC;COMPONENT _controller_phyPORT (sys_clk_in : IN STD_LOGIC;sys_half_clk_in: IN STD_LOGIC; soft_reset_n : IN STD_LOGIC;sys_clk_in => sys_clk_in, sys_half_clk_in => sys_half_clk_in,aux_full_rate_clk => aux_full_rate_clk,

2. Edite o arquivo SOPC de nível superior para conectar a meia-taxa clock da fonte para o controlador de compartilhamento, como no seguinte Exemplo:

Verilog HDL

< de variáveis> the_ (.soft_reset_n (clk_0_reset_n),.sys_half_clk_in (_aux_half_rate_clk_out),<.sys_clk_in ( name_master>_phy_clk_out)

VHDL

component < de variáveis> is port (-- inputs:signal soft_reset_n : IN STD_LOGIC; Sinal sys_half_clk_in: em STD_LOGIC;signal sys_clk_in : IN STD_LOGIC;the_ < de variáveis> : port map(soft_reset_n => clk_0_reset_n,sys_half_clk_in => out_clk__aux_half_rate_clk,<sys_clk_in => internal_variação name_master>_phy_clk_out

Este problema será corrigido em uma versão futura.