Há um problema com a simulação RTL do recurso de etapa de fase dinâmica para dispositivos Cyclone® III ao usar VHDL. A etapa de fase mostrada na simulação de RTL pode não corresponder à mudança de fase esperada. A resolução da mudança de fase é determinística, é 1/8º período de VCO.
Este problema afeta as versões do software Quartus® II a partir de 9.1.
Este problema não afeta a simulação do nível do portão VHDL, a simulação do Verilog RTL ou a simulação do nível do portão verilog.
Para resolver este problema, você pode ativar o arquivo de saída Criar (s) usando a opção parâmetros \'Advanced\' PLL no Gerenciador de plug-in ALTPLL MegaWizard™. Esta opção está na página "Entradas/bloqueio" da megafunção. Para obter mais informações sobre esta opção, consulte o Guia do usuário do AltPLL Megafunction (PDF).