ID do artigo: 000085313 Tipo de conteúdo: Solução de problemas Última revisão: 30/06/2014

Qual clock de saída devo conectar ao Intel FPGA IP PHY nativo ao usar um fPLL como transceptor TX PLL em Stratix® dispositivos transceptor V, Arria® V e Cyclone® V?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O clock de saída usado para conectar-se ao PHY nativo Intel® FPGA IP ao usar uma fPLL como transceptor TX PLL em Stratix® dispositivos transceptor V, Arria® V e Cyclone® V variará dependendo se a reconfiguração dinâmica da fPLL está habilitada ou não.

Resolução

Quando a reconfiguração dinâmica do fPLL não estiver habilitada, você deve conectar a porta fPLL 'outclk_0' à porta 'ext_pll_clk' do PHY nativo.

Quando a reconfiguração dinâmica do fPLL estiver habilitada, você deve conectar-se à porta fPLL 'phout[0]' à porta 'ext_pll_clk' do PHY nativo. A porta "phout" é habilitada selecionando a opção "Habilitar o acesso à porta de saída PLL DPA" da guia "Configurações" do editor de parâmetros PLL.

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