Você pode ver o seguinte erro ao tentar executar o arquivo _p0_pin_assignments.tcl ao implementar o IP da interface de memória externa baseada no UniPHY gerada em VHDL:
Erro (332000): ERRO: o argumento é um filtro de objeto que não corresponde a nenhum objeto. Especificar um corresponde a apenas um objeto.
durante a execução
"get_node_info celular"
(procedimento "is_node_type_pll_clk" linha 2)
invocado de dentro
"is_node_type_pll_clk"
(procedimento "get_input_clk_id" linha 2)
invocado de dentro
"get_input_clk_id"
(procedimento "_p0_get_ddr_pins" linha 240)
invocado de dentro
"_p0_get_ddr_pins allpins"
(procedimento "_p0_initialize_ddr_db" linha 13)
invocado de dentro
"_p0_initialize_ddr_db _p0_ddr_db"
invocado de dentro
"se { ! [informações existem _p0_sdc_cache ] } {
definir _p0_sdc_cache 1
_p0_initialize_ddr_db _p0_ddr_db
} outra..."
(arquivo ".. /ddr3//_p0.sdc" linha 186)
Você precisa modificar o código RTL no arquivo _0002.v e fazer alterações na declaração de sinal para os seguintes sinais, esses sinais são um bit único no código de verilog, mas são declarados como std_logic_vector em encapsulamento VHDL para o IP:
fio de saída [0:0] mem_ck, // .mem_ck
fio de saída [0:0] mem_ck_n, // .mem_ck_n
fio de saída [0:0] mem_cke, // .mem_cke
fio de saída [0:0] mem_cs_n, // .mem_cs_n
fio de saída [0:0] mem_ras_n, // .mem_ras_n
fio de saída [0:0] mem_cas_n, // .mem_cas_n
fio de saída [0:0] mem_we_n, // .mem_we_n
adicionando [0:0] você corresponderá à declaração de sinal para ser compatível com VHDL.
Este problema será corrigido no futuro relase do software Quartus II.