ID do artigo: 000085533 Tipo de conteúdo: Solução de problemas Última revisão: 29/10/2013

Atribua pinos de E/S de E/S compatíveis com LVDS em bancos de E/S certos de dispositivos Arria V A1/A3/C3 como pinos de entrada de clock PLL apenas

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Se você usar o software Quartus II versão 13.0 DP2 ou 13.0 SP1 para criar um design que visa um dispositivo Arria V A1, A3 ou C3, e você usa os pinos de E/S de E/S LVDS habilitados para o padrão na E/S certa banco para fins diferentes de como entrada de clock loop de fase bloqueado (PLL) pinos, o hardware FPGA resultante pode não funcionar corretamente.

    Resolução

    Você deve atribuir os pinos de E/S de E/S LVDS habilitados para o padrão no banco de E/S direito como pinos de entrada de clock PLL apenas. O software Quartus II A versão 13.0 DP2 ou 13.0 SP1 não emitirá uma mensagem de erro para Atribuições incorretas a esses pinos de E/S de E/S LVDS habilitados para uso padrão.

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    Este artigo aplica-se a 1 produtos

    FPGAs Arria® V e FPGAs SoC

    Isenção de responsabilidade

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