Devido a um problema nas versões do software Quartus® II 10.0, 10.0 SP1, 10.1 e 10.1 SP1, você pode ver este aviso crítico ao implementar a megafunção ALTLVDS_TX usando o modo PLL externo. Ao usar o modo PLL externo, você precisa adicionar registros em seu RTL antes da porta tx_in, e esses registros devem ser clockados com a saída PLL que é usada como a velocidade lenta "paralela" ou "coreclk", que é igual à taxa de dados dividida pelo fator de serialização.
Este problema ocorrerá se você habilitar a opção Usar PLL externa na página geral do Gerenciador de plug-in megaWizard™ ALTLVDS_TX após selecionar tx_coreclock ou tx_inclock como o valor para a porta de entrada Registrar "tx_in" usando parâmetro na página de configurações de frequência/PLL. Devido ao problema no software Quartus II, o arquivo de variação ALTLVDS_TX pode ser escrito incorretamente para que o clock de alta velocidade do PLL esteja conectado aos registros. Isso pode violar o Fmax da rede de clock para o dispositivo.
Para verificar se o seu design foi afetado por este problema, abra o arquivo de variação e procure o seguinte parâmetro ou genérico:
- HDL Verilog (na seção defparam):
ALTLVDS_TX_component.registered_input - VHDL (na seção MAPA GENÉRICO):
registered_input
O parâmetro correto deve ser quando OFF utilizar o modo PLL externo. O valor pode ser definido incorretamente para TX_CORECLOCK ou TX_INCLOCK.
Para corrigir este problema, siga estas etapas:
- Abra a ALTLVDS_TX usando o Gerenciador de plug-in MegaWizard
- Na página Geral , desabilite a opção Usar PLL externo
- Na página de configurações de frequência/PLL , desabilite a porta de entrada De registro de opção "tx_in" usando
- Volte para a página geral e rehabilite a opção Usar PLL externo
- Clique em Concluir para que essas alterações sejam feitas no arquivo de variação
Este problema é corrigido a partir do software Quartus II versão 11.0.