Problema crítico
Descrição
Este problema afeta os produtos DDR3.
Um erro de simulação pode ocorrer quando você simula um trimestre de taxa Design DDR3 usando VHDL e ModelSim, com Ping Pong PHY habilitado e o modo de calibração definido como Rápido ou Completo.
Resolução
A solução alternativa para este problema é fazer uma das seguintes: defina o modo de calibração como Skip; use Verilog em vez de VHDL; Ou use um simulador diferente.
Este problema será corrigido em uma versão futura.