Como eu decodifique os campos de ID AXI das pontes HPS-FPGA para dispositivos SoC Cyclone® V e Arria® V?

Os sinais ARID, AWID, WID, RID e BID indicam o mestre e o roteamento para um acesso específico à memória que é feito pelas pontes HPS-FPGA (a ponte HPS-to_FPGA ou a ponte HPS para FPGA leve).

Para os dispositivos SoC Arria® V e Cyclone® V, o AXI ID saída da interconexão L3 é um vetor de 12 bits composto desses campos:
ID[12]: ID de interconexão, IID
ID[11:3]: ID virtual, VID
ID[2:0]: ID de interconexão de slave, SIID

A VID é recebida do mestre de qual a transação é recebida, e o IID e o SIID são atribuídos pela interconexão L3, conforme mostrado:

A VID de 8 bits é configurada pelo mestre que enviou a transação para a interconexão L3.

O VID para o MPU master é definido de acordo com o controlador de cache AMBA® de nível 2 L2C-310 para o Manual de referência técnica r3p0, disponível no site do centro de informações doArm® http://infocenter.arm.com.

O VID para o FPGA2HPS master é das entradas AXI ID de 8 bits para a ponte FPGA2HPS.

A VID para o DMA master possui os bits 7:4 configurados para 0 e os bits 3:0 definidos de acordo com o manual de referência técnica doAR CoreLink DMA-330 r1p1.

A VID para os mestres EMAC0 e EMAC1 é definida para 8h00 para acessos Rx DMA e 8h01 para acessos Tx DMA.

O VID é sempre configurado como 0 para os mestres USB0, USB1, TMC, DAP, NAND e SDMMC.

Essas informações estão incluídas a partir da versão 16.1 dos respectivos manuais do dispositivo.