Problema 338064: Volume 1, Mitigação do seu capítulo 9 para dispositivos Stratix® V, versão 2015.06.12
Na página 9-9, a seção Sincronização diz o seguinte:
O CRC_ERROR é sempre baixa durante o cálculo do CRC para um mínimo de 32 ciclos de clock. Quando ocorre um erro, o pino é impulsionado alto quando o EMR é atualizado ou os ciclos de 32 clocks se passaram, o que ocorrer por último. Portanto, você pode começar a recuperar o conteúdo do EMR na borda ascendente do CRC_ERROR pino. O pino permanece alto até que o quadro atual seja lido e, em seguida, rebaixado para baixo por um mínimo de 32 ciclos de clock.
Mas isso está incorreto. Ele deve ser definido da seguinte forma:
O CRC_ERROR pino de CRC_ERROR é sempre baixa durante o cálculo do CRC. Quando ocorre um erro, o bloco rígido EDCRC leva 32 ciclos de clock para atualizar o EMR, o pino é impulsionado alto quando o EMR é atualizado. Portanto, você pode começar a recuperar o conteúdo do EMR na borda ascendente do CRC_ERROR pino. O pino permanece alto até que o quadro atual seja lido e depois rebaixado novamente para ciclos de 32 clocks.
Figura 9-6 estados Cálculo do CRC (ciclos mínimos de 32 clocks), mas deve conter o cálculo do CRC (32 ciclos de clock).
Problemas 156378: redes de clock e PLLs em dispositivos Stratix V, versão 2013.05.06
Há duas balas para requisitos ao usar a comutação automática do clock, a primeira está incorreta. Diz:
"Ambas as entradas do clock devem estar funcionando."
O objetivo da comutação automática do clock é alternar entre os clocks se um parar de funcionar. O requisito real é que ambos os clocks precisem ser executados quando a FPGA estiver configurada. A bala deve dizer:
"Ambas as entradas de clock devem estar funcionando quando o FPGA estiver configurado."
Problema 123964: Volume 1, capítulo 6: interfaces de E/S diferenciais de alta velocidade e DPA em dispositivos Stratix V, versão 2013.05.06
Figura 6-4 Relacionamento de fase para sinais de interface PLL externa: a mudança de fase no outclk2 não está correta, a borda ascendente deve ocorrer alinhada à borda ascendente outclk0 quando outclk1 for alta.
Problema 111987: Volume 1, capítulo 8: configuração, segurança de projeto e atualizações do sistema remoto em dispositivos Stratix V, versão 2013.03.04
Tabela 8-1: Modos de configuração e recursos dos dispositivos Stratix V incorretamente declaram que a reconfiguração parcial não é suportada no modo CvP.
O modo CvP suporta reconfiguração parcial e esta tabela será atualizada em uma revisão futura.
Problema 81980: Volume 1, capítulo 5: recursos de E/S em dispositivos Stratix V, versão 1.5
A Tabela 5-1 mostra incorretamente que os padrões LVCMOS/LVTTL de 3,3 V são suportados apenas por dispositivos Stratix V GX e GS. Esses padrões de E/S são suportados por todos os dispositivos Stratix V.
Problema 86484: Recursos de E/S em dispositivos Stratix V, versão 1.5.
A Tabela de força de corrente programável 5-6 está ausente na nota de:
A configuração padrão no software Quartus II é de 50 ohm OCT RS sem calibração para todas as referências de não-tensão e padrões de E/S de classe HSTL e SSTL. A configuração padrão é RS de 25 ohmOCT sem calibração para padrões de E/SSTL e SSTLClass II.
Problema 79663: Volume 2, capítulo 9: configuração, segurança de projeto e atualizações do sistema remoto em dispositivos Stratix V, versão 1.7.
Notas para a Figura 9-9 estão faltando informações semelhantes à Nota 4 para Notas para a Figura 9-8. Uma nova nota será adicionada à Figura 9-9 para indicar "Para as configurações MSEL adequadas com base nas configurações de atraso por por, defina a configuração do dispositivo escravo MSEL no esquema PS. Consulte a Tabela 9-4 na página 9-7."
Problema 58047: Volume 2, capítulo 9: configuração, segurança de projeto e atualizações do sistema remoto em dispositivos Stratix V, versão 1.6.
A Tabela 9-14 para os pinos de configuração active serial (AS) (DCLK, AS_DATA0/ASDO, AS_DATA[3..1]) é afirmada que "Após a configuração de AS ser concluída, este pino é tri-declarado com um resistor de pull-up fraco", mas este não é o caso. Os pinos AS não serão tri-indicados quando o dispositivo entrar no modo do usuário.
Problema 44730: Recursos de E/S em dispositivos Stratix V, versão 1.4
OCT para saídas LVCMOS de 1,5V não é mencionado no capítulo, mas é suportado. Você pode fazer a atribuição no software Quartus II sem erro.
Problema 39437: Volume 2, capítulo 11: teste de verificação de limites JTAG em dispositivos Stratix V, versão 1.4
A Tabela 11-1 mostra as informações de IDCODE de 32 bits para dispositivos Stratix V.
O código de ID JTAG correto para dispositivos Stratix V A7 é
0000 0010 1001 0000 0011 0000 1011 1011 (0x029030DD)
Isso é mostrado incorretamente como
0000 0010 1001 0000 0011 0001 1011 1011 (0x029031DD)
Problema 41368: Volume 2, capítulo 9: configuração, segurança de projeto e atualizações do sistema remoto em dispositivos Stratix V, versão 1.6
Nas Notas para a Figura 9-11, há a Nota 1 que pode ser um pouco enganosa. Ele diz "Conecte os resistores pull-up a VCCPGM e VCCPD em uma fonte de 3.0-V." Isso é de fato parcialmente verdadeiro, uma vez que o VCCPGM pode ser igual ao VCCPD, mas isso não é um requisito, o VCCPGM e o VCCPD podem diferir em tensões dependendo dos requisitos da placa.
Para o VCCPGM, eles são obrigados a fornecer energia a todos os pinos de configuração dedicados e pinos de uso duplo. As tensões de configuração suportadas são de 1,8, 2,5 e 3,0 V para que os buffers de entrada de configuração não precisem compartilhar linhas de alimentação com o buffer de E/S regular em dispositivos Stratix V.
Para o VCCPD, eles devem ser maiores ou iguais ao VCCIO. Se o VCCIO estiver definido como 3,0 V, o VCCPD deve ser alimentado até 3,0 V. Se o VCCIO do banco estiver definido como 2,5 V ou mais baixo, o VCCPD deve ser alimentado até 2,5 V. Isso se aplica a todos os bancos que contêm os pinos VCCPD e VCCIO.
Problemas resolvidos:
Problema 79545: Stratix V, versão 2.5
A classificação máxima absoluta para as seguintes fontes de alimentação foi atualizada na versão 2.5:
VCCPGM, VCCBAT, VCCPD, VCC, VCCD_PLL, VCCA_PLL
Problema 35432: Volume 1, capítulo 2, DC e características de comutação para dispositivos Stratix V, versão 2.3
Os esclarecimentos adicionados para especificar as entradas diferenciais são alimentados por VCCPD que exige 2,5V.
Problema 32224: Volume 1, capítulo 2, DC e características de comutação para dispositivos Stratix V, versão 2.3
Faixa de tensão de alimentação VCCBAT atualizada para incluir 1,2V a 3,0V.
Problema 390061: Clock Netwoks e PLLs em dispositivos Stratix V, versão 1.3
Locais PLL para dispositivos 5SGXB5 e 5SGXB6 corrigidos para mostrar quais PLLs são conduzidos por CLK0, CLK1, CLK22, CLK23 e CLK8, CLK9, CLK14, CLK15.
Problema 391999: Blocos de matriz lógica e módulos de lógica adaptativa Stratix dispositivos V, versão 1.3
Stratix V não suportam o caminho Cadeia de registro, conforme mostrado na versão 1.3.
Problema 31778: Volume-3, Capítulo 5, Loopback serial reverso, versão 2.2
Há declarações imprecisas sobre o loopback serial reverso estar disponível como subprotocol sob configuração personalizada.
Problema 359605: Volume 2, capítulo 5, recursos de E/S em dispositivos Stratix V, versão 1.3
A nota 5 na Tabela 5-2 afirma incorretamente que buffers de entrada de clock diferenciais são alimentados por VCC_CLKIN em vez de VCCPD.
Problema 380129: Volume 9, capítulo 9, configuração, segurança de projeto e atualizações do sistema remoto em dispositivos Stratix V, versão 1.3
A Figura 9-21 mostra incorretamente o TDI como vinculado ao pino 7 do cabeçalho JTAG em vez do pino 9.
Problema 377855: Volume 2, capítulo 9: configuração, segurança de projeto e atualizações do sistema remoto em Stratix dispositivos V, versão 1.3.
A violação de sincronização ocorrerá na configuração AS de vários dispositivos, onde o dispositivo escravo é configurado pelo modo PS. Duas novas restrições são adicionadas à configuração de AS de vários dispositivos para evitar a violação de sincronização.
Problema 369375: Volume 1, capítulo 8, soquete a quente e reinicialização de energia em dispositivos Stratix V, versão 1.1
Referências ao pino PORSEL removido, este pino não existe em dispositivos Stratix V.
Problema 10006534: Volume 2, capítulo 4, configurações de protocolo de transceptor em dispositivos Stratix® V, versão 1.0
As referências do protocolo 10GBaseR foram removidas.