Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.1, o loopback paralelo F-Tile SDI II Intel® FPGA IP com o exemplo de design vcxo externo tem uma variação maior do que o exigido pelo padrão de vídeo SD-SDI devido à saída de sinal de sincronização FVH do núcleo SDI RX não ser uma fonte aceitável para clock do VCXO externo na placa filha necessária para sincronizar o clock entre TX e RX. Este problema afeta o padrão de vídeo SDI de taxa tripla e multiplicidade, pois o SD-SDI faz parte do padrão suportado. Este problema também afetará quaisquer projetos® Intel Agilex 7 FPGA que seguem esta implementação da Intel do VCXO com o chip TI LMH1983 em seu design.
Para resolver este problema, use uma das duas soluções possíveis:
1. Use o loopback paralelo F-Tile SDI II Intel® FPGA IP sem exemplo de design vcxo externo. Este design suporta o padrão de vídeo SDI de taxa tripla e multiplicidade (incluindo SD-SDI), enquanto usa PLL interno para sincronizar o clock entre TX e RX.
2 . Use um chip separador de clock de sincronização externa, como o TI LMH1981 , para gerar o sinal de sincronização FVH e alimentar os sinais para o VCXO externo (TI LMH1983), conforme mostrado na Figura 1. O separador de clock externo TI LMH1981 está disponível na placa filha Nextera e Terasic 12G SDI-FMC e o usuário tem que fornecer a entrada genlock para o LMH1981 DA TI de acordo.
Figura 1.
