Sim, há algumas atualizações/alterações nos modelos finais Intel® Stratix® 10 IBIS, stratix10 models.xls (lista de modelos) e stratix10_v3p0.ibs (arquivo IBIS dentro do stratix10.zip), que estão listados abaixo
1. No arquivo stratix10 models.xls, removemos dsstl12, dpod12, sstl12 e pod12 IBIS com configurações combinadas de p0 e s1 ou p0 e terminação no chip (OCT).
Isso porque os modelos dsstl12, dpod12, sstl12 e pod12 estão listados incorretamente com uma configuração de pré-ênfase de 0 (p0). Esses padrões de E/S não suportam a configuração de pré-ênfase de 0 quando a taxa de slew é 1.
2. No arquivo stratix10_v3p0.ibs, adicionamos o nome do modelo sstl18ii_in_hps_lv IBIS na palavra-chave [Pin].
Isso porque o modelo sstl18ii_in_hps_lv existe, mas está ausente na seção declarar sob a palavra-chave [Pino].
3. nos arquivos stratix10_v3p0.ibs e stratix10 models.xls, removemos a configuração 'p0' de nomes de modelo 1,2V, 1,5V, 1,8V, 2,5V, LVCMOS de 3,0V e LVTTL IBIS de 3,0V.
Isso porque os modelos de 1,2V, 1,5V, 1,8V, 2,5V, LVCMOS de 3,0V e LVTTL de 3,0V contêm incorretamente a configuração p0. Esses padrões de E/S não suportam o recurso de pré-ênfase.
4. No arquivo stratix10 models.xls, adicionamos o nome dos modelos IBIS LVCMOS de 1,8V compatíveis com o banco de E/S HPS.
Isso porque o nome dos modelos LVCMOS IBIS de 1,8V suportados para banco de E/S HPS está ausente no arquivo stratix10 models.xls. Os modelos ausentes são
Um. 18_io_d10s0_hps_lv
B. 18_io_d10s1_hps_lv
c. 18_io_d12s0_hps_lv
d. 18_io_d12s1_hps_lv
e. 18_io_d16s0_hps_lv
F. 18_io_d16s1_hps_lv
G. 18_io_d2s0_hps_lv
H. 18_io_d4s0_hps_lv
i. 18_io_d4s1_hps_lv
J. 18_io_d6s0_hps_lv
K. 18_io_d6s1_hps_lv
L. 18_io_d8s0_hps_lv
m. 18_io_d8s1_hps_lv
N. 18_io_r25_hps_lv
o. 18_io_r50_hps_lv
Os Intel® Stratix® 10 modelos.xls e stratix10_v3p0.ibs serão corrigidos em uma revisão futura.