Como podem os números da "Tabela 89. Atraso programável de IOE para os dispositivos Arria® 10 FPGA" seja compreendido na ficha técnica do dispositivo Arria® 10 FPGA?

1. Em versões antes de 2024.07.08 do Arria® 10 FPGAs malha central e manual de E/S de propósito geral, Capítulo 5.5.3.3. Atraso de E/S programável, a sentença no manual de Arria®10 FPGAs GPIO que menciona "atrasos incrementais de 50 ps" não é um valor exato. É apenas um exemplo que explica a relação entre os valores "Offset" e "Maximum Delay" (Atraso máximo). Os usuários devem consultar a ficha técnica para obter os valores exatos de atraso de IOE.
2. Na ficha técnica do dispositivo do Arria® 10, a Tabela 89 mostra o valor de atraso máximo de diferentes graus de velocidade e a faixa de valor offset para pinos de entrada e saída. Mas a mesa não explica exatamente seus relacionamentos.

Em versões antes de 2024.07.08 do Arria® 10 FPGAs malha central e manual de E/S de propósito geral, 5.5.3.3. O capítulo Atraso de IOE programável contém uma frase que menciona "atrasos incrementais de 50 ps". Não é um valor exato, mas apenas um exemplo explicando a relação entre os valores de "Deslocamento" e "Atraso Máximo". Os usuários devem consultar a ficha técnica para obter os valores exatos de atraso de IOE.

Na tabela 89 FPGA de dados do dispositivo Arria® 10 . Atraso programável de IOE para dispositivos Arria® 10 FPGA, podemos ver diferentes atrasos máximos de IOE para dispositivos com diferentes graus de velocidade. Podemos ajustar a configuração da cadeia de atraso de saída (IO_IN_DLY_CHN) para o caminho de saída a partir de 0~15, o que significa uma resolução de 15 dividida. Para o caminho de entrada, a faixa de parâmetros da configuração da cadeia de atraso de entrada (IO_OUT_DLY_CHN) é de 0~63 e resolução de 63 divididas.

Simplificou a sentença para as fórmulas conforme abaixo:

Para o pino de saída, se definirmos o IO_OUT_DLY_CHN como N,

Atraso incremental do caminho de saída = atraso máximo de saída / 15

Valor do atraso de saída = Atraso incremental do caminho de saída × N

Para o pino de entrada, se definirmos o IO_IN_DLY_CHN como N,

Atraso incremental do caminho de entrada = atraso máximo de saída / 63

Valor do atraso de entrada = atraso incremental do caminho de entrada × N

Por exemplo, o modelo lento -E3S de atraso de entrada pode ser definido entre 0 e 6,035 ns, com um tamanho de etapa de 6,035 ns/63=0,0958 ns.

No entanto, é necessário saber que a PVT não compensa as cadeias de atraso de E/S. O valor muda com Processo, Tensão e Temperatura.

Na revisão 2024.07.08 do manual de E/S do Arria® 10 FPGAs e de E/S de propósito geral, a descrição do atraso de E/S no capítulo 5.5.3.3. O atraso de IOE programável foi atualizado.