Perguntas frequentes sobre calibração EMIF, problemas conhecidos e checklist

Sim. A calibração é específica da placa e precisará que a configuração da placa seja inserida corretamente. Execute a simulação de rastreamento da placa para determinar os atrasos no rastreamento da placa e insira-a corretamente.

Escolha o fator de configuração e depuração como o especificado na ficha técnica do fornecedor da memória.

Sim. A calibração falhará se você tiver o somador/cmd incorreto. A calibração falhará na primeira etapa de leitura.

Parâmetros de temporização incorretos, como latência do CAS, endereço e comando para alinhamento de dados de gravação podem causar falha na calibração. Falhará durante o estágio de calibração de latência de gravação para UniPHY.
O parâmetro de memória precisará seguir a velocidade de operação específica do projeto, não seguindo a velocidade da memória.

Sim, você deve sempre regenerar o IP ao mover de uma versão do software Quartus Prime ou do Quartus® II para outra. Isso visa garantir que o projeto tenha a versão correta do UniPHY e do controlador. Você terá o UniPHY mais recente, mas ainda tem o controlador antigo se o IP não for regenerado.

Não. Mas você pode alterar a configuração de fase na GUI para tornar o clock mais equilibrado.

Poderia ser. Certifique-se de entender plenamente o impacto do impacto específico sobre as restrições para a funcionalidade EMIF antes de implementar o limite no projeto.

A liberação é desobediência antes que a configuração de três estados afete a falha de calibração de dispositivos que não sejam da série V. Para verificar se há liberação clara antes que a configuração de três estados: Assembler>Settings>release seja apagada antes de três estados.
Se isso não estiver no estágio "off", adicione a atribuição abaixo no arquivo QSF:
"set_global_assignment -name RELEASE_CLEARS_BEFORE_TRI_STATES OFF" A configuração e o valor padrão devem estar "desativados".

Sim. A definição e a atribuição da porta são importantes no VHDL, pois a definição errada fará com que o software Quartus Prime ou Quartus II não consigam conectar as portas corretamente. E isso pode fazer com que o projeto não possa sair da calibração.

Sim. O layout da placa que vem apresentando defeito no design causará falha na calibração. Siga as diretrizes de layout da placa ao projetar a placa.

Ruído ou tremulação de outra interface ou operação pode corromper o sinal da interface. Sempre depure em estado silencioso ou desligue todas as outras operações na placa e execute o projeto independente que tenha o problema.

A placa precisa ser mais longa que o DQS porque apenas os sinais de DQS podem ser ajustados (adiados) durante a calibração.

Não. Intel FPGA recomenda não encerrar mem_reset_n de todo. A especificação Micron também não menciona nenhum pull-up ou pull-downs. Confirme se a terminação da placa está alinhada às especificações JEDEC.

Se você estiver usando 2 dispositivos de memória diferentes (intercambiável) na mesma placa, use o pior valor de caso das interfaces de memória nos parâmetros GUI para dispositivo de memória e ambiente de PCB.

Não. Certifique-se de que o Vtt esteja encerrado e desacoplado corretamente.

Talvez, talvez. Certifique-se de que você tenha a versão mais recente do silício que possui a correção fPLL. Caso contrário, verifique o pll phasdone e o sinal de bloqueio. Se isso ficar preso abaixo, isso está relacionado à questão global do PLL.

Talvez, talvez. Esse problema pode causar falha em qualquer estágio do processo de calibração. Este problema foi corrigido nas versões Quartus® II 13.1 e 14.0 por meio de patches.

Este problema não causou falha de calibração antes. Para confirmar, você deve rotear o sinal dll_delayctrlout no Signal Tap e observar a transição quando os dados de leitura do FIFO de leitura estão corrompidos. Este problema é corrigido na versão Quartus® II 13.0SP1 DP5.

O problema de falha de leitura do HMC-IOREG não causa falha na calibração. Este problema foi corrigido nas® versões 13.0SP1 DP5 (Arria® V e Cyclone® FPGA) e 13.1 (SoC Arria V e SoC Cyclone® V) e em diante.

A sequência de calibração mais antiga para o pino DM não é ideal e isso pode causar falha de calibração. Verifique o relatório de calibração para a janela válida de dados para os pinos DM. Se a janela válida de dados for zero, ela está relacionada a este problema. Atualize para o software Quartus Prime ou Quartus® II v13.0 ou superior para corrigir este problema.

Talvez, talvez. O cliente que usa As versões 13.1.1 e 13.1.2 do Quartus® II encontrarão uma falha de calibração da SDRAM no Estágio 1, sub estágio 1. Este problema foi corrigido na versão Quartus® II 13.1.3.

Talvez, talvez. Esse problema pode causar falha no processo de calibração quando o cliente está usando o Quartus® II versão 13.0 ou 13.0SP1. Este problema foi corrigido no Software Quartus Prime ou Quartus® II versão 13.1 ou superior.

• Programa Intel® FPGA e Suporte Premier Intel®
• Comunidade Intel® - FPGAs e soluções programáveis

Instruções sobre como se inscrever no Suporte Premier Intel® (IPS) para o Programa Intel® FPGA

• Suporte Premier Intel® (IPS) para o programa Intel® FPGA

• Informações básicas sobre projeto/projeto com projeto de arquivo anexado.
• Liste a condição com falha.
• Prepare um SignalTap*2 que tenha os sinais necessários.
• Sinal de falha de calibração do gatilho para o projeto que falha na calibração.
• Acione o sinal de falha de status para o projeto que falha no teste de leitura/gravação.
• Use o kit de ferramentas de depuração para verificar a margem/janela. Gerar o relatório de depuração no kit de ferramentas de depuração.
• Liste todas as alterações feitas nas restrições padrão da UniPHY na solicitação de serviço.
• Tente reproduzir o problema usando Intel FPGA design Exmpale.