ID do artigo: 000078606 Tipo de conteúdo: Mensagens de erro Última revisão: 12/01/2015

Erro (10228): erro de HDL da Verilog em lvds_rx_lvds_rx.v(49): o módulo "lvds_rx_accum" não pode ser declarado mais de uma vez

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver esse erro nas versões 13.1 e posteriores do software Quartus® II ao implementar o IP ALTLVDS_RX com Altera_PLL externo e alinhamento de fase dinâmica (DPA) habilitado com mais de dois canais em dispositivos Arria® V.

Resolução

Para contornar isso, primeiro, execute as etapas para implementar ALTLVDS_RX e ALTLVDS_TX com o modo PLL externo, conforme descrito nas soluções relacionadas.

Depois de executar a Análise e a Síntese no software Quartus® II, copie o módulo de lvds_rx_lvds_rx do conteúdo do db/lvds_rx_lvds_rx.v do arquivo lvds_rx.v.
Isso adicionará o módulo lvds_rx_lvds_rx ao arquivo lvds_rx.v.

Certifique-se de que todas as ocorrências de rx_dpaclock são de 8 bits e todas as conexões do rx_dpaclock estão corretas.

Por exemplo,
.dpaclkin(rx_dpaclock),
Em vez de:
.dpaclkin ({8{rx_dpaclock}}),

Artigos relacionados

Produtos relacionados

Este artigo aplica-se a 6 produtos

FPGAs Arria® V e FPGAs SoC
FPGA Arria® V GT
FPGA Arria® V ST SoC
FPGA Arria® V GX
FPGA Arria® V GZ
FPGA Arria® V SX SoC

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.