Devido a um problema no software Quartus® II, o analisador de temporização TimeQuest pode calcular uma mudança de fase incorreta para seu clock de saída PLL. Este problema ocorre em projetos de Arria® V, Cyclone® V e Stratix® V quando você usa derive_pll_clocks
com uma mudança de fase não zero no clock de referência de PLL.
Para contornar esse problema, execute uma das seguintes ações:
- Use a configuração de mudança de fase no clock de saída em vez de transferir o clock de referência no seu PLL.
- Restringir as saídas PLL usando a
create_generated_clock
restrição em vez de usarderive_pll_clocks.